请教：1、ARM SOC系统架构中， CPU的RESET信号与DDR3内存的RESET信号，是否没有硬件线路相连接？是两个独立分离的信号？ 其中， DDR3内存的RESET信号，是由ARM CPU软件控制DDR3内存控制器输出的？
2、ARM SOC系统的上电复位或运行中的复位（如：软件复位）过程中，其中的DDR3内存的复位，都是由ARM CPU软件控制DDR3内存控制器输出RESET信号给DDR3芯片，而实现DDR3的RESET初始化？
谢谢。
CPU和memory controller都有独立的reset 信号，一般来讲，系统也是有能力对CPU和MC的reset分开进行控制的。MC的reset是由CPU控制还是由系统的其它master或者是hardware来控制，取决于系统的设计。