请教：1、ARM SOC系统架构中， CPU的RESET信号与DDR3内存的RESET信号，是否没有硬件线路相连接？是两个独立分离的信号？ 其中， DDR3内存的RESET信号，是由ARM CPU软件控制DDR3内存控制器输出的？
2、ARM SOC系统的上电复位或运行中的复位（如：软件复位）过程中，其中的DDR3内存的复位，都是由ARM CPU软件控制DDR3内存控制器输出RESET信号给DDR3芯片，而实现DDR3的RESET初始化？
谢谢。
肯请“ARM专家、特别是DDR3内存控制器IP的专家”再指教下：
1、在SOC系统正常运行下，“软件热复位ARM CPU内核，但不复位LPDDR3内存控制器及LPDDR3内存，并重复使用LPDDR3内存中未覆盖的数据”，这么设计，从系统和硬件原理的角度分析，是否可以做到稳定可靠？ 是否有这样应用的先例？ 谢谢。
CPU和memory controller都有独立的reset 信号，一般来讲，系统也是有能力对CPU和MC的reset分开进行控制的。MC的reset是由CPU控制还是由系统的其它master或者是hardware来控制，取决于系统的设计。
这个是一个系统问题，只要系统能够保证在这个过程中DDR没有被重写，数据就都还是在的。反之，如果系统不能保证，那就是不可靠的，软件在使用前，必须对内存重新做初始化。