在aarch64中，对于置位了contiguous bit的一组PTEs，可以在TLB仅仅缓存一个TLB entry。例如对于pagesize=4k，可以为连续且需要64k对齐的16个PTE设置cont位，可以节约15个TLB entry（如手册描述）。
但是在手册中也描述了错误的使用方式，如上图，那在硬件上arm是如何保证操作这组PTE的原子行为的，例如，清空或者设置这组PTE时，发生cpu access（此时还未操作完且没有更新TLB），这时硬件行为是什么？
手册上为找到相关描述，希望有经验的伙伴答疑一下:)
补充类似讨论：VMSAv8-64 -- worst-case effects of misprogramming of the Contiguous bit