请问:
哪里可以找到ARMv8 AArch64 汇编例程?
提前致谢!
请问:
哪里可以找到ARMv8 AArch64 汇编例程?
提前致谢!
hi, experts:
AXI4 Memory attributes有: Read-Allocate / Write-Allocate.
请问:
它和L2 Cache的Read-allocate/write-allocate policy是一回事吗?
如果read miss,则会在L2 Cache中分配一个entry?
best wishes,
AXI Spec指出:Burst can not cross 4KB boundary.
请问一下:
如果burst transaction指定的地址越过4KB bounday,会有exception发生吗?
best wishes,
我在使用 Cortex-R过程中,在进行FLASH操作时发生data abort,状态码指示Synchronous External Abort。想请问这个是的错误源通常是什么?
http://www.cnbeta.com/articles/303503.htm
近日芝加哥大学Argonne实验室和芝加哥市的计算与数据中心宣布将会为芝加哥的路灯加上一件特殊的装备:它外观看起来像是普通的多孔灯罩,通过内置的多个传感器,可以监测城市的空气质量、温湿度、风力、噪音分贝,还可以通过监测移动设备信号来计算周围的人流量。
hi, experts:
以Cortex-A7 CPU为例:
如果在程序执行过程中:发生了一个Asynchrous External Data Abort,它会很快进入Data Abort handler吗?
(Synchrous Data Abort会立即进入Data Abort handler.)
不清楚Asynchrous external data abort,什么时候才会进入Data abort handler!
best wishes,
hi, experts:
CA57 TRM说:
它只包含GIC CPU Interface。
请教2个问题:
1. CA57的SOC,需要另外集成GIC-400 IP吗?
2. GIC-400里的GIC CPU Interface会和CA57的各个Core对应的GIC CPU Interface连接吗?
best wishes,
我这里有ARM给的一个关于cortex-a5的测试代码压缩包a5_validation.tar.gz. 我想把其中的ca5_max_power.s在我自己的soc上运行,
我用的ca5_max_power.s的信息是
; Revision : $Revision: 60190 $
;
; Release Information…
hi, experts:
以Cortex-A7 MPCore为例:
如何判断一个Core已经成功切换到Non-Secure state?
MPCore reset后,通过读取SCR register,可知当前Core处于Secure state.
执行相关Non-Secure state切换代码后:访问SCR会hang住,这代表切换Non-Secure state成功了吗?
best wishes,
hi, experts:
CA57 MPCore TRM中:
Page 1-7 :
Note:
All the processors share an integrated L2 cache and GIC CPU interface.
根据Page 2-2 CA57's block diagram:
每一个Core,都有自己的GIC CPU Interface.
因此,CA57 MPCore中:应该是每一个Core都有自己的GIC CPU Interface,而非共享一个?
best wishes…
hi, experts:
在看ARMv7/v8 ARM手册的时候,总是不太明白CoreSight / ETM / CTI等等,它们之间的关系。
以Cortex-A57 MPCore TRM的Figure 2-1为例:
它展示了CA57's block diagram
1. 如果仅仅使用JTAG tool,通过HW/SW breakpoint进行debug
只需要:Debug-->APB --> Debug and CTI --> Debug path…
hi, experts:
CA7 CPU:
L2 DCache是一个unify type的DCache,并不区分Instruction and Data.
如果只Enable ICache:那么在预存取Instruction到L1 ICache的过程中,L2 DCache会参与进来吗?
best wishes,
hi, experts:
通过DBGDRCR.HRQ:可以让CPU进入halting debug state.
执行hlt指令:是否也能让CPU进入halting debug state?
best wishes,
hi,experts:
ARMv7 ARM.pdf的C1.2.1 Invasive debug chapter提到了2种debug-mode:
1. Monitor debug-mode
2. Halting debug-mode
不清楚哪种情况下使用"Monitor debug-mode".
似乎目前的JTAG tool:都是使用Halting debug-mode
best wishes,
hi, experts:
请教一个L1 Cache / L2 Cache的clock freq 问题。
根据Cortex-A7 MPCore TRM:
MPCore Processor只有一个clock输入----CLKIN.
那么:
L1 Cache / L2 Cache的speed,是和CPU Core一致的吗?
best wishes,
ARMv7 CPU的exception table,通常如下:
Reset
Undefined
Supervisor Call
Prefetch Abort
Data Abort
Not used : 不太清楚什么情况下,会进入它的entry point?
IRQ
FIQ
best wishes,
Encoding A1的操作数2是12-bit ARM扩展立即数,A2的操作数2是16-bit zero扩展立即数。查找了各Cortex-R相关手册,未找到。
请问:
1、Cortex-R4F是ARMv7R架构,而手册中提到ARMv7支持EncodingT1,T2,T3,A1,A2,且ARMv7R支持ARM和Thumb-2指令集。
所以,Cortex-R4F支持的指令格式应该是EncodingT2对吗,那支持的ARM指令是A1还是A2呢?我没找到相应说明。
2、ARM指令格式A1和A2都无法将32-bit立即数通过MOV指令装入寄存器R2。我应该用什么指令或什么方法实现呢?
谢谢
在cortex a7上看到PoC和PoU的概念如下:
PoC: the PoC is the point at which all blocks, for example, cores, DSPs, or DMA engines, that canaccess memory are guaranteed to see the same copy of a memory location.
PoU: the PoU for a core is the point at which the instruction…
您好:
我在使用cortex-a8芯片编程DebugUnit,在CORTEX-A8 手册中的Debug章节看到了可以通过CP14和memory-map两种接口访问DebugUnit,我从CP15_debug_feature中读取到0x00010400,因此这个芯片支持Memory-map接口,手册中给出了4KB的寄存器空间 ,但是我如何才能获得这些寄存器的基地址,从而通过Memory-map接口访问这些寄存器,谢谢!
系统结构与功能:
lpc3131外接8k*8双口ram与8G Flash,从双口ram读取数据(来自FPGA),并存至Flash中。
问题:
丢数据,系统速度远低于ram的读速与Flash的写速度。
双口ram读数据直接采用指针,如下:
for(i=0;i<tmp;i++)…
Error : armlink: L6204: Entry point (0x00008000) does not point to an instruction.这个错误的产生,我觉得是我用了dcb指令,放在了程序的开头,它开辟了一个连续的存储空间,都是用来放数据的,所以无法找到指令。然后就有了一个新的问题,这个dcb指令,以及其他的内存分配指令,应该怎样使用,他们在程序中的位置应该在哪,比如说我像开辟一个以字节为单位的连续存储空间用来存放abcdef,应该把它放在哪里,放在程序中间感觉不太合适…
In open source which is gcc cross toolchian available which can support AARCH32 and AARCH64 based on –mabi flag ?
In gcc documentation, supported values for –mabi are ilp32 and lp64. But when I tried linaro released toolchain crosstool-NG linaro…