我们一般默认L1cache为inner cache，L2cache为outer cache。

没有看到很明确的说明，L1,2cache分别属于inner还是outer？

请专家解释下可以根据什么信息明确这点，谢谢！

hi, experts:

CA57 TRM说：

它只包含GIC CPU Interface。

请教2个问题：

1. CA57的SOC，需要另外集成GIC-400 IP吗？

2. GIC-400里的GIC CPU Interface会和CA57的各个Core对应的GIC CPU Interface连接吗？

best wishes,

hi, experts:

CA57 MPCore TRM中：

Page 1-7 :

Note:

All the processors share an integrated L2  cache and GIC CPU interface.

根据Page 2-2 CA57's block diagram:

每一个Core，都有自己的GIC CPU Interface.

因此，CA57 MPCore中：应该是每一个Core都有自己的GIC CPU Interface，而非共享一个？

best wishes…

hi, experts:

在看ARMv7/v8 ARM手册的时候，总是不太明白CoreSight / ETM / CTI等等，它们之间的关系。

以Cortex-A57 MPCore TRM的Figure 2-1为例：

它展示了CA57's block diagram

1. 如果仅仅使用JTAG tool，通过HW/SW breakpoint进行debug

    只需要：Debug-->APB --> Debug and CTI --> Debug path…

hi, experts:

In CA57 TRM, chapter 4.3.41 :

TCR_EL1[5:0] : the region size is 2(32-TSIZE), 是笔误吗？应该为2(64-TSIZE)吧.

best wishes,

hi, experts:

根据CA57 TRM：

它的地址线数目：

Aarch64 state : 44根

Aarch32 state : 40根

Aarch32 state比Aarch64少用了4根：那么这4根地址线，在Aarch32下，用作什么signal pin?实现相关吗？

best wishes,