hi, experts:

如果一个ARMv8 SOC没有实现EL2，那么就不存在stage2 address translation，对吗？

best wishes,

hi, experts:

In CA57 TRM, chapter 4.3.41 :

TCR_EL1[5:0] : the region size is 2(32-TSIZE), 是笔误吗？应该为2(64-TSIZE)吧.

best wishes,

hi, experts:

根据CA57 TRM：

它的地址线数目：

Aarch64 state : 44根

Aarch32 state : 40根

Aarch32 state比Aarch64少用了4根：那么这4根地址线，在Aarch32下，用作什么signal pin?实现相关吗？

best wishes,

我是ZTE一名软件开发工程师，目前部门计划基于trustzone技术做一些安全开发工作，希望能获取到demo开发板和相应的技术支持

hi, experts:

在ARMv8中，通过RVBAR_EL3来指定CPU的reset vector Base addr.

那么Reset vector base addr不再局限于00000000 / FFFF0000了吗？

在实现ARMv8 SOC的时候：通过RVBARADDR signal指定任意地址吗？

best wishes,

hi, experts:

正在学习ARMv8 manual.

关于Aarch64/Aarch32，有几个问题：

假定一个ARMv8 SOC实现了4个EL：EL0 / EL1 / EL2 / EL3

1. Secure State下：从EL3 Aarch64切换到Secure下的EL1 Aarch64

    Target EL是EL1

    SPSR_EL3[3:2] ：defined target EL

    那么target EL1的execution…

Hi, experts:

咨询一个CA7上对L1 DCache的操作问题：

1. CA7集成了32KB L1 DCache

   可以对它做：flush/invalidate/clean&invalidate 操作吗？

   根据CA7 TRM：好像不能对L1 DCache做这些操作。

2. 如果不能对L1 DCache做上述操作，那么如何实现PoU呢？

   根据我的理解：PoU就是将L1 DCache flush到L2 DCache里

best…

hi, experts:

咨询一个flush L2 DCache by MVA问题：

对于Cortex-A7，它的Cache Line = 64 bytes.

那么，通过by MVA方式clean cache，它的最小单位就是Cache Line吗？

例如：

一个Cache Line有64 bytes，而只有1个byte被更改过，变为dirty了。

那么flush的时候，是整条cache line都被flush出去吗？

best wishes,

hi, experts:

在ARMv8中：使用LDP/STP,取代了LDM/STM

在ARMv8中：可以使用 LDP / STP to produce some continual burst memory transactions.

CA57的DCache line = 64bytes(512bit)

因此，如果我确保访问的目的地址，是64bytes对齐的，那么就会产生burst memory transactions，对吗？

best wishes,

各位专家：

目前正在学习ARMv8 Arch Ref Manual.

D1.10.2 Exception vectors有点疑惑：

1. Table D1-6 定义了一个Vector Table应该具有的items

    我们假定一个ARMv8 SOC实现了4个EL：EL0 / EL1 / EL2 / EL3

    根据ARMv8 ARM手册：每一个EL，都有自己对应的Vector Table.

   那么：

   EL0 …

直观的看看性能到底还差多远

非常有帮助。

http://www.arm.com/files/downloads/ARMv8_Architecture.pdf

要公开的资料，不要内部的Confidential信息