各位用户，

本周，ARM上海的两位资深工程师:ARM技术服务事业部应用工程经理gdragon (范敏琳)和应用工程软件团队负责人zenonxiu (修志龙）, 为大家带来了一场精彩的关于ARMv8的技术研讨会，可能有很多用户不一定有时间现场参与，现在，请让我给大家分享相关资料，此次活动相关视频和后续Q&A问题，我会在此帖持续更新，请大家关注此帖，另外，如果您有其他的问题，欢迎在本帖下提问，我们会邀请两位专家抽时间位大家解答疑惑。谢谢

研讨会主题介绍：让专家给您详细讲解ARMv8技术-网上研讨…

arm工程师，你好！

     我想咨询一下，关于如何在编写armv8汇编代码时，借助arm中cache来提升汇编函数的效率？一般情况下能提升多少？是否有此相关的详细文档？谢谢！

Hi experts，

请问如何理解ARMv8内存属性device中，引入的Re-Ordering概念，感觉实际意义不大。

或者可以举个例子来说明这个概念的必要性。

谢谢！

大家好：

刚接触ARM，有个问题想请教大家。

问题是这样的：

我想在TrustZone的secure world中做一些东西，需要non-secure world和secure world进行通信。

因为没有开发板，所以就利用ARM提供的ARM v8 基础模型（Foundation Model）。并且利用了

Open Virtualization提供的SDK SierraTEE。但是根据

http://www.openvirtualization.org/SierraTEE_build_and_boot_guide…

1、Arm compiler 6 下target分为两种：aarch64-arm-none-eabi（对应AArch64执行状态）和armv8a-arm-none-eabi（对应AArch32执行状态），当target设置为aarch64-arm-none-eabi时无法使用内嵌汇编指令QADD、QADD16等，当target设置为armv8a-arm-none-eabi时可以使用内嵌汇编指令QADD、QADD16等，这应该是和两种执行状态各种的指令集相关，但是前面提前的可以编译时在Debug下…

哪个亲知道ARM-V8的AA64与ARM-V7 LPAE的MMU Table差距多少？

ARM DS-5自带的example看起来挺麻烦的，关键是没有run起来，光看代码没有效果！

hi, experts:

在看ARMv7/v8 ARM手册的时候，总是不太明白CoreSight / ETM / CTI等等，它们之间的关系。

以Cortex-A57 MPCore TRM的Figure 2-1为例：

它展示了CA57's block diagram

1. 如果仅仅使用JTAG tool，通过HW/SW breakpoint进行debug

    只需要：Debug-->APB --> Debug and CTI --> Debug path…

Hi,experts:

在armv8手册中，TCR_EL1寄存器有一些位如：SH0、ORGN0、IRGN0控制转换表的cacheable、shareable属性。那就是说translation table配置的memory属性必须与 TCR_EL1中相同？如我在 TCR_EL1中设置为 outer Non-cacheable，而在translation table中设置的是 write-back，那最终memory的属性是什么？如果必须一致，那TTBR存的页表都要相同属性了？TCR_EL1只能影响normal…

Hi, experts:

在armv8手册中 MAIR_EL1寄存器设置内存属性时，11RW，当 RW都设置为1时，即1111，那是Read Allocate 还是 Write Allocate ？如果是write Allocate的话就和把RW设置为01效果是一样的？

bestwish

hi experts:

在armv8中Non-secure EL1&0 VA转换为 PA时可以分为stage 1 和 stage2 ，这样经过两个stage 才得到PA，有什么好处吗？和只用stage1有什么区别吗？

best wish

hi, experts:

如果一个ARMv8 SOC没有实现EL2，那么就不存在stage2 address translation，对吗？

best wishes,

hi, experts:

在ARMv8中：使用LDP/STP,取代了LDM/STM

在ARMv8中：可以使用 LDP / STP to produce some continual burst memory transactions.

CA57的DCache line = 64bytes(512bit)

因此，如果我确保访问的目的地址，是64bytes对齐的，那么就会产生burst memory transactions，对吗？

best wishes,

各位专家：

目前正在学习ARMv8 Arch Ref Manual.

D1.10.2 Exception vectors有点疑惑：

1. Table D1-6 定义了一个Vector Table应该具有的items

    我们假定一个ARMv8 SOC实现了4个EL：EL0 / EL1 / EL2 / EL3

    根据ARMv8 ARM手册：每一个EL，都有自己对应的Vector Table.

   那么：

   EL0 …

非常有帮助。

http://www.arm.com/files/downloads/ARMv8_Architecture.pdf

要公开的资料，不要内部的Confidential信息