LDP/STP burst transaction question in ARMv8

hi, experts: 在ARMv8中：使用LDP/STP,取代了LDM/STM 在ARMv8中：可以使用 LDP / STP to produce some continual burst memory transactions. CA57的DCache line = 64bytes(512bit) 因此，如果我确保访问的目的地址，是64bytes对齐的，那么就会产生burst memory...
Cortex-A7 burst transaction question

hi, experts: 我想在CA7 平台上，使用 LDMIA / STMID to produce some continual burst memory transactions. CA7的DCache line = 64bytes(512bit) 因此，如果我确保访问的目的地址，是64bytes对齐的，那么就会产生burst memory transactions，对吗？比如： LDMIA...
ARMV8 TCR_EL1

Hi,experts: 在armv8手册中，TCR_EL1寄存器有一些位如：SH0、ORGN0、IRGN0控制转换表的cacheable、shareable属性。那就是说translation table配置的memory属性必须与 TCR_EL1中相同？如我在 TCR_EL1中设置为 outer Non-cacheable，而在translation table中设置的是 write-back...
RVBAR_EL3 in ARMv8

hi, experts: 在ARMv8中，通过RVBAR_EL3来指定CPU的reset vector Base addr. 那么Reset vector base addr不再局限于00000000 / FFFF0000了吗？在实现ARMv8 SOC的时候：通过RVBARADDR signal指定任意地址吗？ best wishes,
cortex-a53 A64模式如何发出INCR(2 or 4)传输去访问normal non-cacheable属性空间

Hi，在使用cortex-a53访问normal non-cacheable属性空间时遇到如下问题，麻烦专家们帮忙解答，多谢 1.cortex-a53访问normal non-cacheable属性的地址空间，使用连续的ldp，发出的读传输都是arlen=0的传输，如何才能发出INCR(2 or 4)的读传输呢？ 2.cortex-a53访问normal non-cacheable属性的地址空间...