• L1 cache and L2 cache' speed on Cortex-A7
    hi, experts: 请教一个L1 Cache / L2 Cache的clock freq 问题。 根据Cortex-A7 MPCore TRM: MPCore Processor只有一个clock输入----CLKIN. 那么: L1 Cache / L2 Cache的speed,是和CPU Core一致的吗? best wishes,
  • Cortex-M3中的cache
    有人基于Cortex-m3的核做过cache来提升flash的读写速度的么,或哪位大牛可以推荐厂商做这个的,谢谢!
  • cache misses
    Support for three outstanding data cache misses? 请问这句话是什么意思呢?
  • core M3 的cache
    有人做过M3的cache么或哪位大牛可以推荐一家厂商做这个的,谢谢!
  • Cortex-A7 下neon vld指令受memory/cache影响的探讨
    在使用汇编优化neon时,发现一个问题: 假设函数的输入两个参数x[2048],y[2048],那么x,y的首地址是不连续的 当在汇编中只读x的数据时所用时间明显比即读取x,也读取y的数据要长很多,我猜想是由于cache没有高效利用的原因,即造成了hit miss的现象,有什么方法可以尽可能的利用cache呢? 汇编代码如下: 只读取x vld1.32 {d0-d1}, [r0...