随着基于ARM处理器的系统设计越来越复杂,对于系统IP的要求也越来越高。尤其是ARM v8架构的Cortex-A53和Cortex-A57的推出更将这一需求推到了一个崭新的高度。ARM顺应这一趋势,扩展了已有CoreLink的产品线,推出了500系列以满足对64位ARM系统的应用需求。这一系列文档就为这一最新CoreLink系列做一个介绍。
作为CoreLink 500系列的重要一员,DMC-520针对企业级应用而设计,为服务器和网络基础设施等应用案例提供了优化的解决方案。CoreLink DMC-520使用AMBA 5 CHI(Coherent Hub Interface)规范,可直接和CCN-504互联。DMC-520为共享的片下内存提供了高带宽的接口,例如 DDR3, DDR3L和DDR4动态内存。企业级RAS(Reliability, Availability and Serviceability)特性,例如x72 DRAM ECC,TrustZone安全控制和端对端QoS都是这个新内存控制器的集成组件。CoreLink DMC-520同时是使用Artisan DDR4/3物理IP的ARM DDR4/3集成接口解决方案的一部分。
为什么要选用DMC-520?
对于任何企业级SoC来说,对DRAM的优化高效访问对性能的影响都至关重要。随着单个芯片上处理单元数目的不断增长,对数据的需求也显著增长。随着DRAM技术进化到DDR4,操作频率得到提升,充分挖掘DRAM性能的技术复杂程度也显著提高。在管理和满足不同处理单元的需求的同时优化对DRAM的使用是现今动态内存控制器所面临的挑战。
CoreLink DMC-520是ARM设计的第五代内存控制器。它的设计初衷就是为了满足基于ARM设计的高速缓存互联网络产品的企业级系统的需求。DMC-520是ARM端对端质量服务(QoS)方案的重要组成部分,方案相关的各种特性可以在互联网络产品和内存控制器当中找到对应的实现。
CoreLink DMC-520使用先进的基于QoS的调度和仲裁算法。系统定义的QoS数值被用来对发送到内存的事务重新排序。DMC仲裁使用区域(bank)和行(row)状态激进的对事务重新排序,来对区域并行和行内命中进行优化。DMC-520和其他500系列系统IP一同设计和验证,保证完美兼容。
ARM开发了一套针对DMC性能的设计,开发以及测试的方法和流程。保证DMC-520能够在多种测试情境下达到高于90%理论DRAM最大传输带宽。DMC-520里的QoS机制保证了关键主端口能达到最小延迟。
规格列表
*以上文字翻译自ARM官方网站 DMC-520